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PCB設(shè)計(jì)中降低噪聲與電磁干擾的方法

文章來源: 智力創(chuàng)電路板     閱讀次數(shù):2492     發(fā)表時(shí)間:2022-04-07 15:03:48    

[導(dǎo)讀]:如今,電子設(shè)備的靈敏度越來越高,這要求設(shè)備的抗干擾能力也越來越強(qiáng)。因此,在CB設(shè)計(jì)中,如何提高PCB的抗干擾能力成為眾多工程師們關(guān)注的重點(diǎn)問題。

如今,電子設(shè)備的靈敏度越來越高,這要求設(shè)備的抗干擾能力也越來越強(qiáng)。因此,在PCB設(shè)計(jì)中,如何提高PCB的抗干擾能力成為眾多工程師們關(guān)注的重點(diǎn)問題。下面是PCB工程師總結(jié)出來的,在PCB設(shè)計(jì)中降低噪聲與電磁干擾的方法:

線路板.jpg

1、能用低速芯片,就不要用高速芯片。

2、可用串一個(gè)電阻的辦法,降低控制電路速率。

3、使用滿足系統(tǒng)要求的最低頻率時(shí)鐘。

4、 時(shí)鐘產(chǎn)生器盡量近到用該時(shí)鐘的器件。

5、用地線將時(shí)鐘區(qū)圈起來,時(shí)鐘線盡量短。

6、印制電路板盡量使用45度折線,而不用90 折線,以減小高頻信號(hào)對(duì)外的發(fā)射與耦合。

7、印制板按頻率和電流開關(guān)特性分區(qū),噪聲元件與非噪聲元件要隔遠(yuǎn)一些。

8、時(shí)鐘、總線、片選信號(hào)要遠(yuǎn)離I/O 線和接插件。

9、模擬電壓輸入線、參考電壓端要盡量遠(yuǎn)離數(shù)字電路信號(hào)線。

10、元件引腳盡量短,去耦電容引腳盡量短。

11、關(guān)鍵的線要盡量粗,并在兩邊加上保護(hù)地。高速線要短要直。

12、對(duì)噪聲敏感的線不要與大電流、高速開關(guān)線平行。

13、石英晶體下面以及對(duì)噪聲敏感的器件下面不要走線。

14、弱信號(hào)電路,低頻電路周圍不要形成電流環(huán)路。

15、信號(hào)都不要形成環(huán)路,如不可避免,讓環(huán)路區(qū)盡量小。

以上便是PCB工程師總結(jié)出來的,在PCB設(shè)計(jì)中降低噪聲與電磁干擾的一些方法,你都掌握了嗎?

標(biāo)題:PCB設(shè)計(jì)中降低噪聲與電磁干擾的方法 網(wǎng)址:http://m.redsoftfactory.com/support/show/id/633.html

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